2006年06月03日
週報化？
何と言うか、こっちで毎日更新するのが面倒になってきたので微妙に週報化？
仕事の方では、今まで簡易シミュレートでの確認しか行なってなかったけど、ゲートレベルでのシミュレートを行なったらFFの数とかゲート分の遅延とかのお陰で正常に動作しなくなった。色々修正して、動くようになったが、結構大変だった。
あと、使用言語がverilog HDLからVHDLに変更。verilogに比べて記述量が多くて非常にかったるいと感じるのだけれど、慣れたらこの微妙な制約具合がイイ感じに感じられるようになってしまった。何と言うか、作りやすい。
コメント
めんどいよな〜
最初、非同期で作ったら怒られた。
VHDLの方がプログラムっぽくて良いといえばいいんだけれど、verilogで「input [3:0] q;」で済むところを「in : std_logic_vector (3 downto 0);」とか書くのが非常にかったるい。
同じくalways→processも。
c言語のと違って常にCLK信号を意識して回路を作らねばならないのがめんどいよな。
ちなみに俺はよりプログラムっぽい記述のVHDLが好き。
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